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【産業動向】「COUPE」と「CoWoS」、次世代半導体のキーワードに　TSMCが技術フォーラム
2026-05-15 11:25:20
ファウンドリ世界最大手の台湾TSMC（台積電）は2026年5月14日に台湾新竹で開いた技術フォーラムで、自社開発のシリコンフォトニクス（SiPh）技術「COUPE（Compact Universal Photonic Engine）」を搭載した世界初の200Gbpsマイクロリングモジュレーター（MRM）を、2026年内に量産すると発表した。同社の張暁強・副総経理兼副共同最高執行責任者（COO。業務開発担当）は、「COUPEは先進封止技術『CoWoS』（Chip on Wafer on Substrate）に続き、市場で広く認知される次世代半導体のキーワードになる」との考えを示した。


『経済日報』『中央社』等、複数の台湾メディアが5月15日付で報じた。それによると、TSMCが14日に新竹で開催した「TSMC 2026 Technology Symposium Taiwan」では、張氏の他、事業開発担当の袁立本・副総経理、アジア太平洋営業部門責任者の萬睿洋氏らが登壇し、最新技術や市場動向について説明した。

フォーラムで張氏は、量産化した最先端プロセスの2nm（ナノメートル）について、2nm製品のテープアウト（設計完了）を約25件受注した他、70件を超える顧客の設計案件が計画または進行中だと披露した。また、AI市場の成長スピードが従来予想を大きく上回っているとし、これを背景に、TSMCでは、半導体世界市場の売上高1兆米ドル突破が、予想を4年以上前倒しで2026年に実現するものと見ているとし、2030年には1億5000万米ドルに達するが、うちAI及び高性能コンピューティング（HPC）関連が55％を占めるとの見通しを示した。

さらに同氏は、AI GPU最大手米エヌビディア（NVIDIA）のジェンスン・フアン（Jensen Huang＝黄仁勲）最高経営責任者（CEO）が提唱したデータセンターの「5層ケーキ構想」に対し、TSMC独自の「AI 3層アーキテクチャ」を提示したとし、将来のAIチップは、「Compute（演算処理）」「3D Integration（3D封止）」「Photonics（光伝送）」の3分野を軸に進化すると説明。製造の中核を担うTSMCにとっては「3層チップ」の技術アーキテクチャでもあるとし、とりわけAIアクセラレーターの性能向上には、演算能力を担うトランジスタ技術、システム統合を支える先進封止、高速データ転送を実現する光インターコネクト技術の融合が不可欠だとの認識を示した。

COUPEについて張氏は、「今後のAIシステムでは電子信号だけでなく、SiPh技術が重要な役割を担う」と説明。小型化・汎用化されたフォトニックエンジンにより、高速かつ低消費電力のデータ転送やシステム間接続需要に対応できるとした。

一方、袁立本氏は、COUPEが光電融合CPO（Co-Packaged Optics）ソリューションを統合したものだとし、従来の銅配線技術と比較して、COUPE搭載CPOは電力効率を4倍向上、遅延を90％削減可能だと指摘。さらに、インターポーザー層にCOUPE技術を導入した場合、電力効率は10倍、遅延は95％削減できるとし、次世代の低消費電力・高速データ通信基盤になるとの見方を示した。

TSMCによると、COUPE技術を採用した200Gbps MRMは、先進プロセス制御の下でビット誤り率（BER）1E-08未満を実現。今後は400Gbps変調器、多波長技術、多列光ファイバーアレイ技術の開発を進め、2030年までに4Tbps/mmの帯域密度達成を目指すという。

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